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为了满足ASIC设计中时间进度上的要求，许多工程师都采用了锁相环（PLL）。PLL具有一些人们所希望的特性，包括时钟倍频能力、时钟占空度校正能力以及时钟分配延时消除能力。这些特性使得设计人员能够运用廉价的低频晶体作为其片外时钟脉冲源，并随后进行片上倍频，以生成任何数值的高频内部时钟信号。它们还令设计人员能够通过将建立-保持时间窗口与芯片的时钟脉冲源的边缘对准的方法来控制这些窗口以及芯片接口处的时钟-输出延时。
虽然在结构和功能上看起来很简单，但锁相环充满了各种隐含的复杂性，这些复杂性有可能给哪怕是最好的设计师带来麻烦。当今ASIC工艺中PLL的设计正变得越来越困难，原因是内核薄氧化物器件的阈值之上所留的电源电压峰值储备较为有限。这些器件往往被要求满足目标工作频率并保持电源电压的灵活性。但是，电源电压峰值储备的减少将会对PLL的噪声特性产生不良影响。
结构和操作
若要真正搞清PLL内部的性能问题，就必须首先了解其结构和工作原理。PLL的高级结构似乎是直观明了的，它由相位检测器、电荷泵、环路滤波器和压控振荡器（VCO）所组成。PLL电路被启动后将立即进入一种“解锁”状态，因为VCO分割输出频率与基准频率无关。
然而，环路中的负反馈通过汇集周期性基准输入和VCO分割输出的时钟脉冲上升沿之间的相位误差来调整VCO输出频率。综合相位误差使得VCO分割输出频率接近基准频率。当PLL到达“锁定”状态时，相位检测器所检测到的相位误差接近于零，这是因为VCO分割输出频率和相位与基准频率和相位是一致的。由于相位检测器只与VCO分割输出相比较，因此PLL输出频率将比基准和反馈输入频率高N倍，从而使得PLL能够完成倍频。
此外，如果时钟分配被加至反馈通路，则PLL将把分配时钟信号对准基准信号，以有效消除时钟分配延时。 | 
